三、PCB的布局原則
1、元件的放置
PCB設計布局之前應先注意將元件放置(placement)在適當的位置，一方面需考慮電路板外部接線端子的位置，另一方面也需考慮不同性質的電路應予以適當的區隔。低階類比、高速數位以及噪音電路(繼電器、高電流開關等等)應加以分隔以降低子系統間的藕合。當放置元件時，應同時考慮子系統電路間的內部電路繞線，特別是時序及震蕩電路。為了去除EMI的潛在問題，應該系統化的檢查元件放置與線路布局，返覆檢視及修正布線一直到確定所有的EMI風險降低到最低為止，簡而言之，事先的防范是將低EMI干擾問題的首要原則。圖6說明不同性質電路的區隔概念。
圖6.將PCB上不同性質的電路予以隔離
2、接地的布局
一個電子設備的設計關鍵即在于具有強韌的與可靠的電源系統，而接地布局尤為其中關鍵。事實上，接地可視為所有好的PCB設計的基礎。大部分的EMI問題皆可藉由良好的接地來解決。
3、接地噪音的定義
降低地線噪音對系統影響的關鍵在于了解產生接地噪音的機制。接地噪音的主要關鍵在于所有的地線都有些微的阻抗，對所有的電路而言，電流都必須流經地線，那些有限的接地阻抗電就會在地線上產生壓降，這些壓降則會藕合到相關的電路而形成噪音。
由于傳輸線具有電感性(雜散電感)，因此線上的瞬間突波電流(surgecurrent)，將引發極大的脈沖電壓。電感的端電壓與其流過之電流有下列關系：
高頻率數位系統當電晶體開關時曾產生突波電流；類比系統則在負載電流改變時產生瞬間的電流變化。舉例來說，一個閘在"ON"而載有4mA的電流時，突然開關切到"OFF"且現在載有0.6mA的電流，假設開關時間為4msec，載有450mH的電感信號的導體，此時所產生的電壓突波為：
如同稍早提到的，較快速的系統產生較快的上升時間；假設在一個產品生命周期中的下一個設計具更快速的時鐘頻率，如果新邏輯的上升時間是舊的兩倍，則新設計的噪音也是舊的二倍強度。大部分的數位系統較類比系統具有更高的噪音免疫力。接地系統的低階噪音會嚴重的影響類比系統低階信號放大器的信號品質，噪音也會因共同阻抗而藕合到其它相關電路，圖7說明在共同阻抗情況下的信號藕合傳導方式。
圖7.共同阻抗藕合
圖7中兩個信號匯合端的電壓分別產生自類比與數位的子電路系統，由于共同阻抗Z3使得兩者彼此分享產生的噪音，在系統接地點和匯合點之間，將產生一個偏移(offset)。在數位系統中，此偏移將成為是動態的噪音，且會影響到類比電路低階信號的高頻響應。
4、降低接地噪音
一個設計良好的接地系統其優點是課在不增加元件成本的前提下提高系同的電磁相容性。一個良好的接地系統的基本目標是降低流過接地阻抗的電流所產生的噪音電壓。因此，設計接地系統時，一個基本的問題是，電流如何在系統中流動?靜音和噪音的接地回路是否混雜在一起？
根據系統使用的電路類型與工作頻率，設計具有低阻抗路的接地回路。大部分以為處理器為主的系統都含有高頻數位邏輯與低階類比電路，有些系統甚至具有易產生噪音的繼電器和高電流開關。如同前面所提到的，這些電路應該予以區隔且接地回路不能混雜一起，相似的電路應該放置在一起。
高速數位電路必須對所有的回路提供低阻抗的線路；設計接地系統要盡可能包含很多的平行接地線路，這會減少接地回路的電感。此概念推至極至，即形成接地平面；雖然接地平面能最有效的降低接地噪音，但多層PCB將提高成本，因此必須整體考量，決定采行的方式。
如果接地平面不夠經濟，那就使用單點接地。單點或星狀接地連結所有接地繞線到終端接地點，此法可降低系統間的共同阻抗。雖然由于空間的限制，使得此法在實際布線時可能造成困難，但降低共同阻抗則是設計的基本原則。
導體電感與其直徑或寬度成反比但正比于其長度。減少電感要盡可能使用短和寬的繞線，以45度的繞線取代90度以減少傳輸反射。
我們應當記住電流最后終會流回源端，在某些電路板設計布局中，不適當的電路布局會形成一個種對電磁輻射極為敏感的大回路，并將噪音藕合到接地系統中。一般規則是盡可能減少接地回路(groundloop)的尺寸，圖8為二層PCB單點接地系統的例子。圖9是一個具有三種不同接地系統的印刷電路板地線布線配置，其中包含了較易產生噪音的電路(onboardswitchingpowersupply,relay,basedrive,high-currentswitchingdevices)、低階類比信號處理電路(A/D,D/A,analogfilter)、高頻數位電路(MCU,DSP,memory)，這三種不同性質電路的地線，應當分別拉線、彼此隔離，再以單點方式予以連接。
圖8.單點接地的電源系統
圖9.一個具有三種不同接地系統的印刷電路板地線布線配置
圖10.印刷電路板的網狀地線配置
5、電源線的布局與解藕
PCB的地線布局完成之后，接下來就是電源線的布局。若空間許可，電源線應與地線平行，但從實際觀點而言，此點未必可行。電源線的噪音通常可藉由適當的電源濾波電容與解藕電容將之濾除，網狀的地線(或接地平面)較網狀的電源線更為重要，因此布局時，應優先考慮地線的布局，其次再考慮電源線的布局。以下說明一些電源線噪音抑制的方法[Ott,1988,pp.286-292]。
圖11.電源線的瞬間突波電流(a)未加(b)加上解藕電容
6、電源線的噪音藕合
PCB上的邏輯閘開關時，在電源線上會產生暫態的脈沖電流，由于電源線多少具有微小的電感性，如圖11(a)所示，因此在電源端產生噪音干擾。電源線的電感可藉由多層PCB(電源平面)來降低，或使用較慢的邏輯降低開關的速度，但前者將增加成本，而后者則降低了系統的性能。在使用雙層PCB的前提下，電源線的噪音干擾可藉由解藕電容來降低。
PCB的解藕電容可分為兩類，一類是置于IC旁的削尖電容(despikingcapacitor)，另一類則是置于電源端的大型解藕電容(bulkdecouplingcapacitor)。IC旁的削尖電容其特質為容量小、頻寬高，目的在于提供IC開關時的瞬間脈沖電流。但這些電容也需補充瞬間所損失的電荷，這就必須藉由PCB電源輸入端的大型解藕電容來補充電荷，其等效電路如圖11(b)所示，放置的位置則如圖10所示。
電源端的大型解藕電容其數值雖然不是非常關鍵，但至少應10倍于所有IC削尖電容的總和，也應放置于PCB的電源輸入端。小的0.l?F電容也可應用于電源端與之并聯以去除高頻噪音，這些電容應該盡量靠近電源端。通常15到20個邏輯IC即需一個大型解藕電容，若PCB上有較多的IC，則每15到20個邏輯IC附近就應適當的放置一個大型解藕電容。
對于以MCU為主的PCB來說，一個大型解藕電容(bulkdecouplingcapacitor)通常已足夠。良好的解藕電容應具有較小的等效串連電感，坦電解電容(tantalumelectrolyticcapacitor)或金屬化多碳電容(metalizedpolycarbonatecapacitor)都有較小的內部電感(internalinductance)，是適當的選擇，但鋁電解電容(aluminumelectrolyticcapacitor)的內部電感通常遠高于前者，因此不適宜作為電源解藕電容。
圖12.數位IC解藕電容的安置與布線
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